그나저나 aya님 말씀이 이해가 안 됩니다

HDL 하는데 MAX+PLUS가 디버그를 제대로 지원하지 않는다고 하셨는데

제 기억이 맞다면 이 툴도 초기값만 제대로 정의해 주면 waveform 같은 거 충분히 뽑아낼 수 있거든요

 

혹시 VS나 gdb가 지원하는 것처럼 한 줄씩 따라가면서 디버깅하는 걸 원하시는 거라면

logic circuit에 대해서 제대로 이해하지 못하고 계신 것은 아닐지 생각하게 되네요.

 

소프트웨어야 프로그래머가 예상하지 못한 경우가 발생하면 예외를 발생합니다만

하드웨어의 경우 가능한 모든 case를 전부 커버하도록 구문이 작성되지 않으면 애초에 synthesis가 되질 않죠.

 

Verilog나 VHDL 같은 하드웨어 디자인 언어들은 태생적으로 C나 JAVA같은 소프트웨어 언어가 갖는 runtime error같은 게 존재하지 않기 때문에 syntax랑 logic이 정확하면 예상대로 돌아가는 게 맞거든요. (디바이스 특성 때문에 나타나는 타이밍 문제 같은 게 없다면 말입니다. clock rate를 무리하게 빨리 설정하지 않으면 보통 이런 문제는 없습니다.)

 

만약 생각대로 동작하지 않는다면 그건 logic에 구멍이 있든가 코드가 logic을 제대로 반영하지 못했던가겠죠.

이렇게 굳이 디버그가 필요한 상황이라면 simulation 돌려서 waveform 보면서 검증해야 합니다.

 

스타2이야기 :  불곰은 긔요미

 

읭?

이정돈 되야 자랑하지..

난 글을 읽는게 아니야
리듬을 타는거 뿐이지

ㅜㅜㅜㅜ 애초에 Verilog HDL교육 자체가 병맛임
문법도 제대로 안갈켜주고 걍 따라치기 하다가 플젝 할라니까 죽겠네영...
말씀하신 "하드웨어의 경우 가능한 모든 case를 전부 커버하도록 구문이 작성되지 않으면 애초에 synthesis가 되질 않죠." 이 부분 알아내느라 어제 죽을뻔함 ㅋㅋㅋㅋ 에러나는데 왜 에러나는질 모르겠어 ㅜㅜㅜ

도통 에러가 왜나는질 몰라서 걍 소스 날려버리고 새로짜는게 어언 세번째네요

하드웨어 프로그래밍 한다고 실제로 직접 만들어보는것도 없고 언어만 맛뵈기로 배우고 이론만 배우는거 같은데 아으 답답허네요

aya // 힘내삼 ㅋㅋㅋ 저도 2학년 때 뭣도 모르고 그냥 열심히 따라 치다가 보니까 나중엔 간단한 CPU를 설계하고 있었음

... 어 시밤 나 학부생인뎅